1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術(shù)支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

課程說明：

SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初/中級學員的課程，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。

課程大綱：

1.?SystemVerilog 驗證平臺的架構(gòu)

2.?SystemVerilog 語義語法

3.?SystemVerilog 并發(fā)操作機制

4.?Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.?SystemVerilog 內(nèi)部通信機制

6.?SystemVerilog Assertion

7.?功能覆蓋率統(tǒng)計