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新招聘信息（2025年3月10日........................(歡迎您垂詢，視教育質量為生命！)）

培訓班新動態

　　　　　　　　　　　數字集成電路前端設計培訓班

課程目標

通過本課程的學習，使學員在掌握數字集成電路設計的基本要領，熟悉操作系統和硬件描述語言HDL,熟練使用邏輯綜合仿真工具和仿真工具，并學會IC設計公司的團隊分工與合作，相當于一年以上的數字電路設計水平和經驗。

培養對象

  1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
  2.需要充電，提升技術水平和熟悉設計流程的在職人員；
  3.集成電路設計企業的員工內訓。

入學要求

學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。

班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)

堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）：數字集成電路前端：2025年3月10日........................(歡迎您垂詢，視教育質量為生命！)

實驗設備

　    ☆資深工程師授課


        ☆注重質量
        ☆邊講邊練
        ☆合格學員免費推薦工作



        專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力
        得到大家的認同，受到用人單位的廣泛贊譽。

        ★實驗設備請點擊這兒查看★

師資團隊

【趙老師】

大規模集成電路設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。

【王老師】

資深IC工程師，十幾年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。

【張老師】

從事數字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗.

★更多師資力量請見曙海師資團隊。

新優惠

◆在讀學生憑學生證，可優惠500元。

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　　　　 數字集成電路前端設計培訓班

1. Unix/Linux操作系統使用
2. 文本編輯器VIM
3. 數字電路技術基礎
4. 半導體電路和工藝基礎
5. 數字邏輯設計
6. 數字集成電路設計流程
7. Verilog HDL硬件描述語言和電路設計技術與技巧
8. 電路驗證技術以及Modelsim、VCS等驗證工具的使用
9. ASIC和SOC設計導論
10. FPGA設計和驗證初步
11.數字電路驗證
1)驗證平臺的建立
2）功能測試
12.設計綜合（synthesys）
13.掃描鏈生成
14.仿真測試
1）DFT
2)ATPG
15.靜態時序分析(STA)
16.項目實戰：
1）RTL coding
2)狀態機中斷處理
3）testbench 建立
4）Testcase創建
17.項目實戰二：
1）RTL coding
2)通訊數據協議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA
18.數字前端全流程設計工具
19.相關工藝庫文件IC技術
20. 邏輯綜合初步以及SYNOPSYS DC等綜合工具的使用
21. 可測性設計技術

重點講解數字電路設計的綜合技術的基本概念，綜合流程和工程經驗，使學員掌握基于synopsys DC的綜合技巧。

內容包括：

綜合機理的分析；組合電路和時序電路實現規則和實例分析；基于tcl綜合的流程,優化處理和調試技術；綜合處理與后端流程的聯系；可綜合代碼技術；需深入研究的內容；LPC 接口模塊綜合實驗

ASIC DFT技術

介紹可測試設計技術，使學員掌握基于Synopsys DFT 的可測性電路設計方法

內容包括：

背景分析；組合電路和時序電路的測試；可測試設計；需深入研究的內容；DFT compile 使用(基于TCL的可測試性設計流程)；LPC接口模塊DFT實驗

ASIC 靜態時序分析技術

介紹靜態時序分析技術；使學員掌握基于Synopsysy PrimeTime的靜態時序分析技術。

內容包括：

背景分析；電路時序分析的基礎內容；工具的使用；靜態時序分析模式選擇；注意事項及需深入研究的內容；LPC接口模塊實驗

一致性驗證（Formal）技術介紹

介紹一致性驗證技術，使學員了解基于Synopsys Formality 的一致性驗證方法

內容包括：

背景分析；工具的使用介紹
22.形式驗證技術。基于Formality的形式驗證方法、基于匹配策略的形式驗證技術、基于TCL的形式驗證過程。

23、功耗控制技術。基于PrimePower的功耗分析技術，基于Power Compiler的時鐘門控技術、基于數字單元庫的功耗分析方法、基于TCL的功耗分析等多種功耗分析方法和時鐘門控技術的實現。

24、LAYOUT設計流程。基于ASTRO的芯片Layout技術及基于SPEF反標提取的PostLayout相關數字流程，包含在PostLayout中的網表提取、參數提取、形式驗證、靜態實現驗證、門級功能仿真、功耗分析，以及Layout驗證（DRC、LVS）等技巧。

25、UWB項目開發過程中的各種電路優化手段。

26、UWB項目介紹。立項分析、實現方案的規劃。

27、VLSI系統的設計方法學。時序分析法、基于Snopsys EDA Tools Chain實現的完整ASIC設計流程、數字設計庫的介紹，分析、創建，及使用。

28、編碼及仿真技巧。編碼規范、RTL驗證仿真技術、門級仿真技術。

29、ASIC設計流程的高級話題。例如跨時鐘域信號的處理，同步撫慰電路設計及相關流程處理等設計技巧。
30. 項目設計實訓:
大型實訓項目一.Sigma-Delta小數分頻器設計、驗證與綜合
大型實訓項目二.DVI編碼器/解碼器設計、驗證與綜合

本課程部分實驗室實景